在线等~verilog 中，output a，为什么后面还要写reg a ？？
红色是一个变量。通常在有程序逻辑程序时进行描述。
输出意味着这是此变量输出。
当然，两者之间都没有直接的连接，但是此变量是变量并找到输出，这同时需要输出。
注意：通常，分配给所有 @描述的所有变量必须标识为Rege类型。
欢迎要求〜
verilog中reg和wire类型的区别和用法
REG等于存储单元，电线等同于Verilog中变量物理数据的物理连接，分为线条和记录的类型。这两种变量必须在定义期间的位宽度上定义，默认值为1 位。
一个变量的每个位都可以是0、1 ，x，z，其中x代表一个变量，该变量尚未在初始状态中预先定义，或者是由两个或多个读者尝试在不同的读者上定义其定义的变量值。
Z表示高电阻状态或浮动量。
线性数据包括电线，世界，世界和其他类型。
两者之间的区别是：也就是说，注册表数据仍然是最后一个分配，而线性数据需要连续驾驶输入端口，而端口可以由NET / REG驱动，但是端口输入只能清楚； 用作净 / reg。
声明双向端口，端口INOUT不能被声明为寄存器类型，它只能是净类型。
****************************************************** ************************************************************************************************ ****************************************************** **** ** ************************************************************************************ ****************************************************** ** ******************************************是指直接访问，也就是说 - 它只要输入变化，出口就会立即无条件地反映； 如果未指定，则默认值是1 -标准线的类型。
特别指定电线的类型，可以是多位或使程序可读的。
该线程只能通过奖励持续归因，而Reg只能分配初始和始终。
电线用于连续归因说明中，而REG用于程序分配指令。
在连续的归因指令中，可以在表达式的左侧立即更新表达式的计算结果。
就理解而言，它等效于直接连接到一条线的逻辑，该逻辑与表达式的右侧相对应，并且该线对应于电线。
在过程分配的指示中，当表达式右侧的计算结果将当特定条件的触发触发时，将其置于变量中，并且可以将此变量声明为reg类型。
根据触发条件，过程的分配过程可以对不同的材料结构进行建模：如果此条件是上升或时钟下降的边缘，则该材料模型是触发因素； 低水平，那么该材料模型是闩锁。
入口端口可以由电线 / Reg驱动，但入口端口只能是出口端口。
该过程块，它是一种rego类型，如果它在过程块的外部分配中，则是净类型。
使用关键字声明双向端口。
简单地说，语言描述语言有两个用途：1 仿真，2 一致。
对于电线和Reg，我们还必须考虑这两种观点。
****************************************************** ************************************************************************************************ ****************模拟，HDL语言面对编译器（例如Modelsim等），这等同于软件想法。
按时************************************************************ ************************************************************************************************************************************ **************从完整的角度来看，HDL语言面对合成器（例如DC等），必须从电路的角度考虑。
目前：1 电线类型变量通常是线 时钟的边缘，组合逻辑（2 ）或组合逻辑（2 ），然后敏感表始终以时间序列的逻辑放置，该逻辑将包含边缘。
在设计中，通常，您不知道上一步是注册表的输出还是组合逻辑输出，因此在此步骤中，它是一根电线，也就是说一种线程。
输出信号由您决定是注册表的输出还是组合逻辑输出，导线的类型和调节的类型是可以的。
，较高级别模块的输出是寄存器的输出，这是相对稳定且具有更好的风扇容量的输出。
verilog里面always 与reg分别代表什么意思，有什么功用？为什么只对输出用reg，对输入不用？
以输出为特征的寄存器仅在时钟边缘上更改。因此，分配价值必须始终在教育中。
线程的类型是组合逻辑，类似于某些非或XOR栅极电路，它可以随时包含在块中的各处。
